Verilator — симулятор Verilog

[Володимир Лісівка]

Verilator — це швидкий симулятор Verilog, який можна використовувати для симуляції цифрових електронних схем для розробки своїх власних прикладних інтегральних схем (ASIC). Він перетворює код на Verilog в код на Сі++, який потім можна виконати на звичайному процесорі, з підтримкою багатопроцесорності та іншими можливостями для прискорення симуляції.

Домашня: https://www.veripool.org/verilator/
Проєкт: https://github.com/verilator/verilator

[semplar]

хороша штука для симуляції, одна з найкращих з доступних безплатних